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來源：內容由半導體行業觀察（ID：icbank）編譯自pcwatch，謝謝。
如今，橫向分工已經司空見慣，半導體由AMD、蘋果、NVIDIA、高通等設計和銷售，製造則由台積電、三星等代工廠負責，但台積電1987年成立時，垂直整合，其中半導體制造商擁有自己的工廠，從設計、製造到銷售，一手包辦，這是司空見慣的事情。
從那時起已經過去了近40年，而現在，除了英特爾等一些例外，情況已經完全改變，台積電擁有全球一半以上的市場份額，現在可以稱爲半導體行業的幕後推手。
台積電日本有限公司代表董事社長小野寺誠先生向大家介紹了台積電在日本的概況。“日本臺積電持續增長，1997年達到1.5億美元，2010年達到6億美元，2023年達到41億美元。一年前，我解釋說這個數字是38億美元，因此，我們繼續看到正增長。特別是2023年，台積電全球出現7%到8%的負增長，而日本則出現正增長。”
對於我們2023年的業績，小野寺先生表示，“12英寸等效晶圓數量爲1,489,000片，接近150萬片，自1997年以來累計總數已超過1000萬片。我在日本的業務進展順利，他解釋道。
日本辦事處方面，除了橫濱總部以外，我們還在茨城縣筑波市設有3DIC研究中心，在大阪和橫濱設有日本設計中心，爲採用尖端工藝節點的產品開發提供支持。此外，今年（2024年）2月舉行的JASM（日本先進半導體制造）工廠是台積電在日本熊本縣開設的第一家工廠，準備工作進展順利，旨在開始量產。裏面。
該工廠是一家使用28nm至12nm等已經成熟的工藝節點（製造技術）製造半導體的半導體工廠，主要用於日本等市場的主要需求的CMOS邏輯半導體和汽車用微控制器。
Onodera先生表示，“針對7nm等更先進工藝節點的第二階段項目已經開始”，台積電在日本的業務將基於JASM繼續擴大，這是預期的情況。
兼容NanoFlex的N2將於明年發佈，背面供電的A16將於2026年底量產
台積電高級副總裁兼副聯席首席運營官 Kevin Jiang 概述了該公司在日本技術研討會上的內容。
“目前，由於人工智能，對計算性能的需求確實呈爆炸性增長。例如，在我們的客戶 NVIDIA，V100 上 FP16 的性能爲 130TFLOPS，但 H100 上 FP8 的性能已提高到 4,000TFLOPS，甚至更進一步今年發佈的Blackwell FP4擁有20,000 TFLOPS，晶體管數量從V100的210億個晶體管增加到2080億個晶體管，增加了近10倍。”實現這一需求的半導體工藝節點和後工藝（chiplet等）變得重要。爲此，台積電的半導體研究人員數量逐年增加，到2023年將達到9149人，用於研發的成本預計將增至58.46億美元。
在向工藝節點演進方面，包括3nm（N3節點）在內的各工藝節點的開發進展順利。N3已於去年（2023年）開始量產，目前正在開發N3E、N3P、N3X等版本，N3E預計於今年開始量產。
除了用於製造蘋果的 A17 Pro 之外，N3 還被透露用於製造英特爾計劃在第三季度推出的 Lunar Lake 計算模塊，它已成爲很可能在多種產品中採用的工藝節點。
2025年將推出2nm（N2），N2將推出一種名爲NanoFlex的技術，該技術調整了稱爲GAA（Gate All around）的4D形狀FET的配置。這使得優化裸片尺寸、性能、功耗等成爲可能，稱爲 PPA（單位面積性能和功耗的縮寫）。
此外，量產計劃於 2026 年底開始，推出名爲 A16 的工藝節點，該節點的尺寸從納米到埃更小。A16一代將引入一種稱爲超級電源軌（SPR）的“背面供電技術”，通過在硅背面提供電源層來改善整個硅的電氣特性。芯片正面的信號質量和時鐘頻率供應質量可以得到改善，而背面的電源層的電源質量也可以得到改善。
與 N2 的 N2P 變體相比，A16 在相同電源下性能提升 8-10%，在相同性能下功耗降低 15-20%，裸片密度解釋爲 1.1倍。
通過開發 CoWoS 和 SoIC 等 2D 和 3D 小芯片技術，支持 AI 半導體的發展
台積電方面表示，“隨着製程節點的演進，後製程chiplet技術將在未來AI芯片的演進中變得重要”，並解釋了台積電提供的2D和3D Chiplet技術。
事實上，NVIDIA目前提供的H100/H200使用台積電稱爲CoWoS的2D小芯片技術，在封裝上實現HBM內存。此外，AMD的Instinct MI300A/MI300X採用台積電的3D小芯片技術“SoIC”，在封裝上嵌入內存和GPU芯片。
NVIDIA 在 3 月份推出的 Blackwell (B200/B100) 也將兩顆 GPU 芯片和 HBM 內存混合在一個封裝中。這樣看來，目前用於AI的GPU無一例外地使用2D或3D Chiplet，很明顯，Chiplet將決定AI技術的未來。
在這些chiplet中，他特別解釋了名爲“3D OE”的技術，該技術將光通信引擎集成到子板、中介層等中。2025 年，我們將首先推出一種名爲 COUPE（緊湊型通用光子引擎）的技術，該技術使用 SoIC-X（SoIC 的一種變體）將 EIC 堆疊在 PIC 之上。
明年，即2026年，我們將能夠使用CoWoS CPO技術將其集成到子板中，從而實現6.4Tbps的傳輸速度，同時將功耗降低一半，延遲降低至十分之一。除此之外，將CPO集成到包括CPU、GPU等在內的中介層中的技術將實現12.8Tbps的傳輸速度，進一步降低十分之一的功耗和5%的延遲。
現代超級計算機可以通過使用 NVLink、InfinityFabric 等擴展 GPU，以及使用以太網、InfiniBand 等擴展 GPU，將多個 GPU 用作單個 GPU。3D OE 等技術與流程節點的發展同樣重要，因爲它們可以在擴展過程中減少帶寬和延遲，從而提高巨型 GPU 的整體性能。
他還解釋了SoW（晶圓上系統）。目前，AMD正在使用台積電的3D小芯片技術，將用作高速緩存的SRAM以3D方向堆疊在芯片頂部。SoW是該技術的高級版本，其中在製造晶圓的階段就已經制造了多層，並且在製造過程中堆疊執行計算的邏輯電路和諸如HBM存儲器的存儲器，以增加存儲器容量。
目前，汽車製造商 TESLA 推出的一款名爲“Dojo”的人工智能學習芯片原型據說能夠在晶圓上構建 5x5（即 25 個芯片）。
他還解釋了“InFO-oS”和“CoWoS-R”是與汽車級兼容的chiplet技術，並表示使用3nm等尖端工藝節點構建強大芯片的環境已經具備。該公司呼籲集中在日本的汽車製造商和一級零部件製造商採用該技術。
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