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台积电积极布局先进封装技术！董事长魏哲家7月18日于法说会指出，将持续关注扇出型面板级封装（FOPLP）技术，预期3年后技术可成熟。

同时，面板厂群创光电自2017年开始投入FOPLP研发，2024年下半年可望量产。据传已拿到荷兰半导体巨头恩智浦半导体（NXP Semiconductors）、意法半导体（STMicroelectronics）订单，FOPLP产能已满载。

也传出台积电希望进一步成为与群创FOPLP的合作对象，并实地勘察群创台南四厂5.5代线厂房，抢亲美光，以扩大先进封装布局。最近甚至有消息称台积电已经买下了群创的面板厂发力FOPLP。不过对于上述传言，群创与台积电都表示不对市场传闻做任何评论。

但FOPLP技术到底是什么？为何市场传出台积电已订定以「方」代「圆」目标，甚至有它是「下一个CoWoS」的说法传出？

针对FOPLP，《数位时代》以下为您解密产业关键字。

FOPLP为何是先进封装新希望？

AI热潮正夯！而为发展如ChatGPT等大型语言模型（LLM），全球云端巨头无不广设资料中心，准妥「算力军火库」。然而，要打造具备生猛效能的AI芯片，先进封装就是个中关键！

先进封装意味着将不同种类的芯片，包括逻辑芯片、记忆体、射频芯片等，透过封装及堆叠技术整合在一起，以提升芯片性能、缩小尺寸、减少功耗。例如，台积电针对7纳米制程以下的CoWoS技术，就是代表性的先进封装技术。

而FOPLP接棒台积电CoWoS备受关注的原因，在于透过「方形」基板进行IC封装，可使用面积可达「圆形」12吋晶圆的7倍之多，达到更高的利用率！白话来说，就是同样单位面积下，能摆放的芯片数量更多。

FOPLP和CoWoS差在哪？

现阶段的先进封装技术可分为「覆晶封装」、「2.5D/3D IC封装」、「扇出型封装」等类型：

「覆晶封装」（Flip-Chip）透过把芯片翻转倒置，将IC直接与基板上的接点相互连接；

「2.5D/3D IC封装」在中介层上垂直堆叠各类芯片，由此缩小接点间距，减少所需空间及功耗，CoWoS便是属于此类；

「扇出型封装」（Fan-Out Packaging）则是相对于「扇入型封装」（Fan-In Packaging），两者在芯片设计的重分布层（Redistribution Layer, RDL）布线方式有所不同，扇入型为向内布线，讯号输出及输入的「I/O接点」数量受到限制；扇出型则是向内、向外布线皆可，从而提升I/O接点的数量及密度。

扇出型封装可再细分为两种分支，分别是已投入应用多年的扇出型「晶圆级」封装（Fan-Out Wafer-Level Packaging, FOWLP），以及本文主题的扇出型「面板级」封装（Fan-Out Panel-Level Packaging, FOPLP）。

垂直堆叠的CoWoS封装，目前主要运用在先进制程的AI运算芯片、AI伺服器处理器的芯片封装，而FOPLP就各业者现阶段的描述，主要用于成熟制程为主的车用、物联网的电源管理IC等，两种封装技术的应用有所不同。

FOPLP优势｜方形基板利用率高

「晶圆级」扇出封装的FOWLP，自2009年开始商业化量产，2016年，台积电率先将「整合扇出型」（Integrated Fan-Out, InFO）封装运用于苹果iPhone 7处理器，加速了高I/O数、功能强大的处理器采用FOWLP的趋势。

「面板级」的FOPLP则奠基于FOWLP基础，将封装基板从圆形改为方形，如此在同样面积的基板上，能摆放更多的芯片，不仅生产效率提升，切割过程中浪费的材料也更少，成本相对降低。

根据经济部先前说明，FOPLP以面板产线进行IC封装，方形基板利用率可达到95%，具备「容纳更多的I/O数」、「体积更小」、「效能更强大」、「节省电力消耗」等技术优势。

不过，FOPLP技术还在发展中，尚未大规模量产，面临的困难主要来自于面板翘曲、均匀性与良率等问题，有待相关厂商与设备商合力优化，短期内要挑战台积电CoWoS封装的地位，并不那么容易。

然而，随着技术的不断进步和企业的持续努力，这些挑战有望在未来得到解决。英伟达（NVIDIA）也计划将FOPLP 技术提前至2025 年上线，显示出该技术巨大的市场潜力、以及AI 芯片的需求。

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